Я прикрепил свой код для моего источника дизайна и тестового стенда. Я не могу получить выходные данные для N22 и N23.

Первая часть — загруженный список соединений для C17.

module c17 (N1,N2,N3,N6,N7,N22,N23);

input N1,N2,N3,N6,N7;

output N22,N23;

wire N10,N11,N16,N19;

nand NAND2_1 (N10, N1, N3);
nand NAND2_2 (N11, N3, N6);
nand NAND2_3 (N16, N2, N11);
nand NAND2_4 (N19, N11, N7);
nand NAND2_5 (N22, N10, N16);
nand NAND2_6 (N23, N16, N19);

endmodule

Следующая часть — это мой тестовый стенд, который проходит через все бинарные входы, но я не могу получить выходы.

`timescale 10ns / 1ps

module test;
    reg N1,N2,N3,N6,N7;
    wire N22,N23;
    integer i;


initial begin
$monitor(N1,N2,N3,N6,N7,N22,N23);
for (i=0; i<31; i=i+1)begin
{N1,N2,N3,N6,N7} = i;
#1;
end
end
endmodule
verilog vivado
1
cannon21 16 Апр 2020 в 20:49

1 ответ

Поскольку провода N22 и N23 не проложены в тестовом стенде, они всегда z. Вам нужно добавить экземпляр вашего модуля c17 в тестовую среду:

module test;
    reg N1,N2,N3,N6,N7;
    wire N22,N23;
    integer i;

c17 dut (
        // Inputs:
    .N1   (N1),
    .N2   (N2),
    .N3   (N3),
    .N6   (N6),
    .N7   (N7),
        // Outputs:
    .N22  (N22),
    .N23  (N23)
);

initial begin
    $monitor(N1,N2,N3,N6,N7,N22,N23);
    for (i=0; i<31; i=i+1) begin
        {N1,N2,N3,N6,N7} = i;
        #1;
    end
end
endmodule

Теперь они переключаются между 0 и 1.

См. также: Тестбенч 101

2
toolic 17 Апр 2020 в 01:22

Похожие вопросы

1 Код тестового стенда Verilog
4 Имитация Verilog, вывод всех X .. Я был очень осторожен с Reg vs Wires
2 Ошибка времени выполнения Verilog и ModelSim
1 Диаграмма состояния испытательного стенда Verilog
2 Тестовый стенд Verilog для цикла (приоритет, проблема со значением)
1 Я делаю контроллер светофора, используя схему Мура со светом N / S и светом E / W, и мой выход продолжает выходить как все X
3 Отсутствие сигналов при моделировании испытательного стенда (Verilog)

Связанные вопросы

2 Может ли кто-нибудь помочь мне создать тестовую среду Verilog?
💵 Получи $100 на хостинг на 60 дней.
Регистрируйся!

Новые вопросы

1 Как сделать управление потоком данных матричного множителя синтезируемым?
1 Нахождение пересечения нуля в последовательных элементах массива
1 управление событиями при назначении в синтаксисе verilog
1 Компиляция Emacs Verilog завершилась аварийно с кодом 255
1 Как не писать «всегда@(posedge clk) и всегда@(negedge clk)» в одном модуле
1 Vivado не создает схему после синтеза
3 Результат однобитовой побитовой и логической инверсии интерпретируется по-разному в арифметическом выражении
1 Счетчик Verilog с сигналом включения
1 Как дозировать рекурсивную задачу в Verilog?
1 Как устранить предупреждения синтеза в коде Verilog для I2S?
Все вопросы по теме verilog >

verilog

Verilog - это язык описания аппаратных средств (HDL), используемый для моделирования электронных систем. Он чаще всего используется при разработке, проверке и реализации цифровых логических чипов.

Подробнее про verilog...