Я ничего не могу найти об использовании оператора when ... else в карте портов. Кажется, это правильная форма, но когда я компилирую, я вижу такую ​​ошибку:

Ошибка (10500): синтаксическая ошибка VHDL в Device.vhd (68) рядом с текстом «когда»; ожидая ")" или ","

Вероятно, это глупая ошибка, потому что я еще не знаком с vhdl. Не могли бы вы мне намекнуть по этому поводу? Буду очень благодарен за любую помощь. Вот код и порт SDA inout:

com : I2C_com port map (

             reset_en => reset_en,
             I2C_clock_port => SCL,
             clk => clk,
             sda_read_data <= SDA when RD ='1' else 'Z',
             sda_write_data => SDA 
        );
vhdl fpga
0
flanela_man 29 Янв 2015 в 15:47

2 ответа

Лучший ответ

Во-первых, ваша стрелка указывает не в том направлении. Для ассоциаций портов всегда используйте =>, независимо от портов ввода или вывода.

Во-вторых: конструкция when / else не является выражением, как a?x:y в C. Она специфична для назначения сигнала when / else: http://www.sigasi.com/content/signal-assignments-vhdl-withselect-whenelse-and-case

Вам нужно либо использовать промежуточный сигнал, либо использовать функцию адаптера:

com : I2C_com port map(
        reset_en       => reset_en,
        I2C_clock_port => SCL,
        clk            => clk,
        sda_read_data  => SDA_or_z,
        sda_write_data => SDA
    );
SDA_or_z <= SDA when RD = '1' else 'Z';

Или же:

com : I2C_com port map(
        reset_en       => reset_en,
        I2C_clock_port => SCL,
        clk            => clk,
        sda_read_data  => myFunction(SDA,RD),
        sda_write_data => SDA
    );
3
Philippe 29 Янв 2015 в 14:16

Возьмите одну температуру сигнала <= SDA, когда RD = '1' иначе 'Z'; затем назначьте sda_read_data <= temp;

0
Raj 31 Янв 2015 в 11:23

Похожие вопросы

2 Синтаксис VHDL для массивов часов (принимается синтезом, но не симулятором Active-HDL)
3 Ошибка синтаксиса VHDL в блоке IF-ELSE конечного автомата
1 Синтаксические ошибки в VHDL с оператором Case и объявлениями процессов
1 Код VHDL для регистра для использования в схеме двоичного умножения
1 Оператор VHDL if - синтаксическая ошибка рядом с текстом
1 Синтаксическая ошибка VHDL при использовании when
3 активный низкий сброс в Port Mapping
1 Ошибки при запуске кода vhdl
1 VHDL (Ошибка (10500): синтаксическая ошибка VHDL в Router.vhd (39) рядом с текстом «порт»; ожидается «(», или «'», или «.»)
💵 Получи $100 на хостинг на 60 дней.
Регистрируйся!

Новые вопросы

1 VHDL, что не так с простым последователем заднего края восходящего фронта
1 Как я могу изменить выходной сигнал std_logic на другой номер от 1 0
1 Какое значение принимают неинициализированные внутренние сигналы при использовании в назначении сигналов?
2 Ошибка CLOCK_DEDICATED_ROUTE при создании защелки RS
1 Я не могу заставить сложение и вычитание выполняться правильно, и результаты, которые я получаю, неверны. Как я могу это исправить?
1 Снятие защелки Vivado VHDL
1 Преобразование Verilog в VHDL
3 Что мне писать в выборе оператора case, если делать нечего?
1 Altera Quartus II не может синтезировать текущий дизайн — верхний раздел не содержит никакой логики
1 Разработка регистрового файла для процессора MIPS с использованием VHDL?
Все вопросы по теме vhdl >

vhdl

VHDL (язык описания оборудования VHSIC) - это язык, используемый в электронном дизайне для описания цифровых систем, таких как FPGA (программируемые пользователем вентильные матрицы) и IC (интегральные схемы).

Подробнее про vhdl...