Я не пробовал синтезировать себя, но если бы кто-то мог помочь дать быстрый ответ, я был бы очень признателен.

Я вижу, что для обычной оперативной памяти люди делают это в своих Verilog, но мне сказали, что начальное невозможно синтезировать в Synopsys Design Compiler, и мне интересно, есть ли разница между инструментами. Или это можно сделать только для инициализации памяти.

initial begin
    for (count=0;count<2048;count=count+1) RAM[count]=0;
end

Это специально нацелено на ASIC, а не на FPGA или Xilinx. Заранее спасибо!

0
user3431800 14 Фев 2018 в 07:37

1 ответ

Лучший ответ

Нет, его можно использовать только в целях моделирования. Компилятор Synopsys Design не синтезирует блоки initial, вместо этого он выдает следующее предупреждение.

Операторы в начальных блоках игнорируются.

1
user3885596user3885596 14 Фев 2018 в 20:53